Product details
- Publisher : CreateSpace Independent Publishing Platform; 1st edition (June 10, 2017)
- Language : English
- Paperback : 488 pages
- ISBN-10 : 1546776346
- ISBN-13 : 978-1546776345
کتاب RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design
This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Description Language (HDL) to design ASICs and FPGAs. The book shows how to write SystemVerilog models at the Register Transfer Level (RTL) that simulate and synthesize correctly, with a focus on proper coding styles and best practices. SystemVerilog is the latest generation of the original Verilog language, and adds many important capabilities to efficiently and more accurately model increasingly complex designs. This book reflects the SystemVerilog-2012/2017 standards. This book is for engineers who already know, or who are learning, digital design engineering. The book does not present digital design theory; it shows how to apply that theory to write RTL models that simulate and synthesize correctly. The creator of the original Verilog Language, Phil Moorby says about this book (an excerpt from the book's Foreword): “Many published textbooks on the design side of SystemVerilog assume that the reader is familiar with Verilog, and simply explain the new extensions. It is time to leave behind the stepping-stones and to teach a single consistent and concise language in a single book, and maybe not even refer to the old ways at all! If you are a designer of digital systems, or a verification engineer searching for bugs in these designs, then SystemVerilog will provide you with significant benefits, and this book is a great place to learn the design aspects of SystemVerilog.”
منابع کتاب کتاب RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design
این کتاب هم یک آموزش و هم مرجعی برای مهندسانی است که از SystemVerilog Hardware Description Language (HDL) برای طراحی ASIC و FPGA استفاده می کنند. این کتاب نحوه نوشتن مدل‌های SystemVerilog را در سطح انتقال ثبت (RTL) نشان می‌دهد که به درستی شبیه‌سازی و ترکیب می‌شوند، با تمرکز بر سبک‌های کدگذاری مناسب و بهترین شیوه‌ها. SystemVerilog آخرین نسل از زبان اصلی Verilog است و بسیاری از قابلیت‌های مهم را به مدل‌سازی کارآمدتر و دقیق‌تر طرح‌های پیچیده‌تر اضافه می‌کند. این کتاب منعکس کننده استانداردهای SystemVerilog-2012/2017 است. این کتاب برای مهندسانی است که قبلاً مهندسی طراحی دیجیتال را می‌دانند یا در حال یادگیری هستند. این کتاب تئوری طراحی دیجیتال را ارائه نمی دهد. نشان می دهد که چگونه می توان آن تئوری را برای نوشتن مدل های RTL که به درستی شبیه سازی و سنتز می شوند، اعمال کرد. خالق زبان اصلی Verilog، فیل موربی درباره این کتاب (گزیده ای از پیشگفتار کتاب) می گوید: «بسیاری از کتاب های درسی منتشر شده در قسمت طراحی SystemVerilog فرض می کنند که خواننده با Verilog آشنا است و به سادگی افزونه های جدید را توضیح می دهد. وقت آن است که سنگ های پله را پشت سر بگذاریم و یک زبان منسجم و مختصر را در یک کتاب آموزش دهیم و شاید اصلاً به روش های قدیمی مراجعه نکنیم! اگر طراح سیستم‌های دیجیتالی هستید، یا مهندس تأییدیه‌ای هستید که به دنبال اشکالات در این طرح‌ها می‌گردید، SystemVerilog مزایای قابل‌توجهی را در اختیار شما قرار می‌دهد و این کتاب مکانی عالی برای یادگیری جنبه‌های طراحی SystemVerilog است. و به سادگی افزونه های جدید را توضیح دهید. وقت آن است که سنگ های پله را پشت سر بگذاریم و یک زبان منسجم و مختصر را در یک کتاب آموزش دهیم و شاید اصلاً به روش های قدیمی مراجعه نکنیم! اگر طراح سیستم‌های دیجیتالی هستید، یا مهندس تأییدیه‌ای هستید که به دنبال اشکالات در این طرح‌ها می‌گردید، SystemVerilog مزایای قابل‌توجهی را در اختیار شما قرار می‌دهد و این کتاب مکانی عالی برای یادگیری جنبه‌های طراحی SystemVerilog است. و به سادگی افزونه های جدید را توضیح دهید. وقت آن است که سنگ های پله را پشت سر بگذاریم و یک زبان منسجم و مختصر را در یک کتاب آموزش دهیم و شاید اصلاً به روش های قدیمی مراجعه نکنیم! اگر طراح سیستم‌های دیجیتالی هستید، یا مهندس تأییدیه‌ای هستید که به دنبال اشکالات در این طرح‌ها می‌گردید، SystemVerilog مزایای قابل‌توجهی را در اختیار شما قرار می‌دهد و این کتاب مکانی عالی برای یادگیری جنبه‌های طراحی SystemVerilog است.
ارسال نظر درباره کتاب RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design